资 源 简 介
Verilog 下脉冲发生器的源代码，可用于模拟三相交流电过零点，主要用于调试一些类似SVC（无功补偿）控制器的一些算法-Pulse generator under the Verilog source code, can be used to simulate three-phase alternating current zero-crossing point, mainly for debugging similar SVC (reactive power compensation) controller of a number of algorithms
文 件 列 表
svc_timer33ms
db
LIB.DLS
read me.txt
svc_timer.qpf
svc_timer.qws
time.acf
time.hif
timer(10).cnf
timer(11).cnf
timer(12).cnf
timer(16).cnf
timer(2).cnf
timer(23).cnf
timer(27).cnf
timer(28).cnf
timer(29).cnf
timer(30).cnf
timer(6).cnf
timer(7).cnf
timer(8).cnf
timer(9).cnf
timer.acf
timer.asm.rpt
timer.cdf
timer.cnf
timer.done
timer.dpf
timer.fit
timer.fit.rpt
timer.fit.smsg
timer.fit.summary
timer.flow.rpt
timer.hex
timer.hif
timer.jam
timer.jbc
timer.map.rpt
timer.map.summary
timer.mmf
timer.ndb
timer.pin
timer.pof
timer.qpf
timer.qsf
timer.qws
timer.rpt
timer.scf
timer.snf
timer.sof
timer.tan.rpt
timer.tan.summary
timer.ttf
timer.v
timer.v.bak
U0127638.DLS
管脚分配说明.txt
