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fpga的模拟信号发生器

  • 资源大小:3.41 MB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

这是基于FPGAD的DDS(直接数字式频率合成器)信号发生器,使用的语言是硬件描述语言(Verilog),通过使用matlab生成的.mif文件,加载到ROM,IP核中,通过语言描述,可以产生频率和相位可调的模拟波形信号

文 件 列 表

DDS_class
DDS.qpf
DDS.qsf
DDS.qws
DDS.v
DDS.v.bak
DDS_nativelink_simulation.rpt
DDS_tb.v
DDS_tb.v.bak
db
ddsrom.mif
greybox_tmp
incremental_db
output_files
rom.v
rom_bb.v
simulation
VIP VIP
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