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axilite_axistream_bfm

  • 资源大小:22.54 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog

资 源 简 介

axilite_axistream_bfm,有了这个仿真模型,可以模拟AXI总线的读写时序,开发用户自定义功能的IP核,再也不用频繁的下载到FPGA开发板中测试了,也不需要使用繁琐的逻辑分析仪如chipscope、signaltap等工具调试代码,一切bug都可以在仿真过程中解决掉。

文 件 列 表

axi-bfm-read-only
src
sim
.svn
all-wcprops
.svn
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