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基于FPGA的数字时钟设计

  • 资源大小:5.78 MB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

基于FPGA的数字时钟设计,通过lcd1602显示时钟,时钟可调节,主要针对学习用FPGA来驱动lcd1602显示,以及学习verilog硬件描述语言。

文 件 列 表

lcd_time
simulation
output_files
incremental_db
db
disp.v
lcd_time.ipinfo
lcd_time.qpf
lcd_time.qsf
lcd_time.v
lcd_time_nativelink_simulation.rpt
lcd_time.qws
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