资 源 简 介
该程序为使用Verilog HDL语言设计的一个可以根据输入的指令完成不同的操作的简单处理器，可实现mv,mvi,add,sub四个汇编指令，并且使用Quartus II可对该程序进行仿真，最后下载至DE2开发板中可对处理器功能进行验证。
文 件 列 表
一个基于Verilog语言的简单处理器
db
incremental_db
processor (2).qpf
processor.asm.rpt
processor.done
processor.dpf
processor.fit.rpt
processor.fit.smsg
processor.fit.summary
processor.flow.rpt
processor.map.rpt
processor.map.smsg
processor.map.summary
processor.merge.rpt
processor.pin
processor.pof
processor.qpf
processor.qsf
processor.qws
processor.sim.rpt
processor.sof
processor.tan.rpt
processor.tan.summary
processor.v
processor.v.bak
processor.vwf
processor_assignment_defaults.qdf
