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译码器的Verilog hdl设计

  • 资源大小:20.41 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

实验内容1:利用case语句完成3-8线译码器的设计,并在Quartus Ⅱ中输入。 实验内容2:参照实验一完成3-8线译码器的Testbench文件的编写,并在Quartus Ⅱ中输入。 实验内容3:在Quartus Ⅱ中调用Modelsim完成仿真,得到仿真波形。

文 件 列 表

实验二.docx
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