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数字时钟模块

  • 资源大小:75.70 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

基于FPGA硬件平台的数字显示时钟系统,通过数码管能够实时地显示系统或自定义时间。

文 件 列 表

DigClock
rtl
output_files
incremental_db
db
DigClock_pro.qpf
DigClock_pro.qsf
DigClock_pro.qws
DigClock_pro.restore.rpt
DigClock_pro_assignment_defaults.qdf
readme.txt
stp1.stp
stp1_auto_stripped.stp
VIP VIP
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