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iic master

  • 资源大小:8.00 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog iicmaster

资 源 简 介

iic master 通过FPGA验证··成功对eeprom读写操作 clk_div:FPGA 板子分频时钟,满足SCL时钟线速度达400KB main_state.v:顶层状态机,控制master接口整个工作过程 scl_generator.v:master接口,有SCL状态机产生器和master接口状态机两部分组成 mainsmtb.v:在modelsim环境下的仿真激励 top.v设计顶层模块

文 件 列 表

ramdom read add STOP
clk_div.v
mainsmtb.v
main_state.v
scl_generator.v
top.v
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