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Verilog实现的gardner算法

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  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

Verilog实现的定时同步gardner算法,工程中包括整个定时环路的Verilog实现。主要模块包括:内插滤波器,定时误差检测器,环路滤波器和数字振荡控制器。同步是通信系统中的一个非常重要的内容,由于收、发端不在一起,要使它们能步调一致地协调工作,必须通过同步系统来保证。同步系统工作性能的好坏,很大程度上决定了通信系统的质量。

文 件 列 表

source
ErrorLp.v
ErrorLp.v.bak
FpgaGardner.v
FpgaGardner.v.bak
InterpolateFilter.v
InterpolateFilter.v.bak
gnco.v
gnco.v.bak
greybox_tmp
mult18_16.qip
VIP VIP
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