资 源 简 介
应用背景大多数Zedboard平台创造巨大的项目为示范能力Zedboard。本设计实现了全合成,证明目标Zedboard工作。它集锦GPIO模块和所有的默认命名的单主机双奴隶配置的AXI总线的公约。实例化一块Xilinx互连标准复位块。关键技术新的FPGA的发展发生所有的时间。本设计的基准电流软件Xilinx和Vivado工具自动化。Tcl脚本是不包括在内,用户精通当前工具能够从源中提取数据流。在赛灵思WebPACK创建的项目,而是一个开端的用户可以在伊拉降看信号发送到GPIO块学习互连IP