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带控制器的数据通路实现链表读和累加

  • 资源大小:825.57 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

一个自定义的内存,存储了一个链表,通过数据通路访问内存,读取数据,计算链表累加和,数据通路的控制器由一个有限状态机组成,实现了多状态下控制信号的产生,计算的结果回写到内存制定单元。整个过程介绍了有限状态机的设计以及数据通路控制的基本原理

文 件 列 表

lab_4_5_datapath_and_FSM
lab_4_5.cache
wt
java_command_handlers.wdf
lab_4_5.hw
lab_4_5.lpr
lab_4_5.runs
.jobs
vrs_config_1.xml
lab_4_5.sim
sim_1
behav
compile.bat
lab_4_5.srcs
constrs_1
new
lab_4_5_top.xdc
lab_4_5.xpr
lab_4_5_FSM_tb_behav.wcfg
rom_init.txt
lab_4_5.cache
lab_4_5.hw
lab_4_5.runs
lab_4_5.sim
lab_4_5.srcs
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