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60秒秒表设计

  • 资源大小:327 K
  • 上传时间:2021-11-30
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资 源 简 介

60秒秒表设计,可暂停和分段计数等,所有功能是利用verilog HDL来描述,最后下载到CPLD/FPGA才能运行。
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