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Verilog HDL 彩条程序

  • 资源大小:1.60 kB
  • 上传时间:2021-06-30
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  • 标      签: 视频 verilog veriloghdl 程序 彩条

资 源 简 介

根据VGA时序编写的彩条测试程序,分辨率和时序参数化可配置,默认为720P时序,已经在FPGA上验证过。

文 件 列 表

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