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8 x 8 乘法器

  • 资源大小:1.36 MB
  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog

资 源 简 介

8 x 8 华莱士树乘法器的设计。 乘数接受两个 8 位输入 (x 和 y) 和 16 位 multiplication(product) 的结果。 设计就是要为速度优化.: 我们被要求设计一个 8 × 8华莱士主要由半加法器和全加器的树型乘法器。所以,首先我们设计半加法器和全加法器。 我们需要 8 一半的设计加法器和 48 全加法器即总 56 加法器。因此,我们实例化半加器和全加器的计算每个部分的产品。参数优化的是速度。

文 件 列 表

wallace tree.docx
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