首页| JavaScript| HTML/CSS| Matlab| PHP| Python| Java| C/C++/VC++| C#| ASP| 其他|
购买积分 购买会员 激活码充值

您现在的位置是:虫虫源码 > 其他 > 基于Verilog HDL数字频率计的设计与实现

基于Verilog HDL数字频率计的设计与实现

资 源 简 介

基于Verilog HDL数字频率计的设计与实现,完整工程文件,该设计符合如下要求:(1)以数码管显示频率值(2)测量偏差不大于0.1%(3)测试信号为10kHz以下的正弦或方波(4)对方波信号,要求能测量占空比,偏差不大于1%

文 件 列 表

frequency
count10.v
db
display.v
display.v.bak
duty.v
duty.v.bak
frequency.asm.rpt
frequency.cdf
frequency.done
frequency.fit.rpt
frequency.fit.smsg
frequency.fit.summary
frequency.flow.rpt
frequency.map.rpt
frequency.map.smsg
frequency.map.summary
frequency.pin
frequency.pof
frequency.qpf
frequency.qsf
frequency.qsf.bak
frequency.sof
frequency.sta.rpt
frequency.sta.summary
frequency.tan.rpt
frequency.tan.summary
frequency.v
frequency.v.bak
frequency_2.v
frequency_assignment_defaults.qdf
incremental_db
VIP VIP
0.175657s