首页| JavaScript| HTML/CSS| Matlab| PHP| Python| Java| C/C++/VC++| C#| ASP| 其他|
购买积分 购买会员 激活码充值

您现在的位置是:虫虫源码 > 其他 > 普通的加法器

普通的加法器

  • 资源大小:1.38 MB
  • 上传时间:2021-06-30
  • 下载次数:0次
  • 浏览次数:0次
  • 资源积分:1积分
  • 标      签: Verilog

资 源 简 介

利用基本全加器的逻辑表达式,写单个加法器模块。 通过模块例化,直接级联加法器,同时在输入输出端口加入寄存器。 最后可以实现不考虑进位的加法。

文 件 列 表

project_adder2
project_adder2.cache
project_adder2.hw
project_adder2.ip_user_files
project_adder2.runs
project_adder2.sim
project_adder2.srcs
project_adder2.xpr
VIP VIP
0.229741s