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16*16移位相加乘法器verilog代码

  • 资源大小:11.22 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

这是上传的运用移位相加的方法进行16*16的有符号数乘法运算verilog代码实现及测试程序,如果需要测试负数相乘,可以将测试程序中的乘数或被乘数的最高位改为“1”,对于有符号数来说,最高位为1即表示负数。有需要的童鞋可以自行下载哦~

文 件 列 表

有符号数乘法_移位相加.docx
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