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基于VHDL+FPGA的DDS信号发生设计,已经通过调式

  • 资源大小:546.96 kB
  • 上传时间:2021-06-30
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  • 标      签: VHDL vhdl

资 源 简 介

基于VHDL+FPGA的DDS信号发生设计,已经通过调式-Based on VHDL+ FPGA design of the DDS signal has been through mode

文 件 列 表

dds
greybox_tmp
db
dds.qpf
dds.qsf
rom.vhd
dds.map.summary
dds.sim.tbl
prev_cmp_dds.qmsg
dds.sim.rpt
rom.vhd.bak
add_phase.vhd.bak
add_phase.vhd
dds.vhd.bak
dds.vhd
dds.map.rpt
dds.flow.rpt
rom2_waveforms.html
rom2_wave0.jpg
dds.fit.rpt
rom2.vhd
rom2.cmp
dds.asm.rpt
dds.tan.rpt
dds.done
dds.pin
dds.fit.smsg
dds.fit.summary
dds.sof
dds.pof
dds.tan.summary
rom_waveforms.html
rom_wave0.jpg
undo_redo.txt
rom.cmp
dds.vwf
VIP VIP
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