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Verilog Jpeg编码器

  • 资源大小:172.40 kB
  • 上传时间:2021-06-30
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  • 标      签: Jpeg,编码器

资 源 简 介

这个核接收红色,绿色和蓝色的像素值作为输入,就像从一个tiff图片文件一样,产生构建一个JPEG图片所需的JPGE比特流。这个核是用通用的、一般的Verilog代码编写,可以运行到任何FPGA上。这个核不依靠于任何的专用IP核,所有用来实现JPEG编码器的功能都是用Verilog编写的,整个代码都是独立的。这个核在不同的量化和霍夫曼表下,在很多图片上仿真过。效果很好!

文 件 列 表

document
JPEG Encoder.doc
cb_dct.v
cb_huff.v
cb_quantizer.v
cbd_q_h.v
cr_dct.v
cr_huff.v
cr_quantizer.v
crd_q_h.v
ff_checker.v
fifo_out.v
ja.jpg
ja.tif
ja_bits_out.v
jpeg_top.v
jpeg_top_TB.v
jpeg_top_TB_runtest.do
pre_fifo.v
Readme.doc
rgb2ycbcr.v
sync_fifo_32.v
sync_fifo_ff.v
y_dct.v
y_huff.v
y_quantizer.v
yd_q_h.v
VIP VIP
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