文 件 列 表
Verilog经典设计优化实例54
4位全加器.v
4位全加器仿真程序.v
4位计数器.v
4位计数器仿真程序.v
8位数据寄存器.v
8位数据锁存器.v
8位移位寄存器.txt
BCD码—七段数码管显示译码器.v
UDP单元.txt
“梁祝”乐曲演奏电路.v
交通灯控制器.v
任务举例.v
使用了`include语句的16位加法器.v
全加器.v
函数.v
函数的使用.txt
加法计数器中的进程.v
同一循环的不同实现方式.v
同步置数、同步清零的计数器.v
多功能数字钟.v
并行执行模块.v
持续赋值方式定义的2选1多路选择器.v
数据流描述的2选1MUX.v
数据流方式描述的1位半加器.v
数据流方式描述的4选1 MUX.v
条件编译举例.v
模为60的BCD码加法计数器.v
用always过程语句描述的简单算术逻辑单元.v
用begin-end串行块产生信号波形.v
用casez描述的数据选择器.v
用case语句描述的4选1数据选择器.v
用fork-join并行块产生信号波形.v
用for语句实现2个8位数相乘.v
用for语句描述的七人投票表决器.v
用initial过程语句对测试变量A、B、C赋值.v
用repeat实现8位二进制数的乘法.v
用函数和case语句描述的编码器（不含优先顺序）.v
用条件运算符描述的4选1 MUX.v
电话计费器程序.v
自动售饮料机.v
行为描述方式实现的4位计数器.v
行为描述的2选1MUX.v
调用case语句描述的4选1 MUX.v
调用门元件实现的1位半加器.v
调用门元件实现的4选1 MUX.v
采用行为描述的1位半加器 (2).v
采用行为描述的1位半加器.v
门级结构描述的2选1MUX.v
阶乘运算函数.v
阻塞赋值.v
阻塞赋值方式定义的2选1多路选择器.v
隐含锁存器举例.v
非阻塞赋值.v
顺序执行模块.v
