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Source code for asyn_fifo using verilog language.

  • 资源大小:149.08 kB
  • 上传时间:2021-06-30
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  • 标      签: VHDL vhdl

资 源 简 介

异步FIFO 设计源代码,内涵完整的verilog源代码和测试代码。-Source code for asyn_fifo using verilog language.

文 件 列 表

FIFO_Asyn
work
_info
FIFO_Buffer.v
FIFO_Buffer.v.bak
my_FIFO_Asyn.cr.mti
my_FIFO_Asyn.mpf
Ser_Par_Conv_32.v
t_FIFO_Clock_Domain_Synch.v
t_FIFO_Clock_Domain_Synch.v.bak
vsim.wlf
write_synchronizer.v
transcript
VIP VIP
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