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给予内部晶振对外部时间码校正模块

  • 资源大小:53.19 MB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

对于不同竞争可能出现的偏差,采用修改计数方式对多个设备时间码进行修正,时最后输出时间码时同步的,精度可以达到10的付8次方

文 件 列 表

Finially
Project_Ep3cF484I7_Sync_pulse_align_13.0_rx
100K_GEN.v.bak
Project_Ep3cF484I7_Sync_pulse_align_13.0_rx
Project_Epm570T100C5_Sync_pulse_align_13.0_tx
100K_GEN.v.bak
Project_Epm570T100C5_Sync_pulse_align_13.0_tx
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