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使用Virtex-5 FPGA高级加密标准算法的高效实现

资 源 简 介

应用背景在本文中,一个高性能和高度优化Rijndael AES算法的硬件实现了设计并实现Xilinx Virtex-5 xc5vlx50FPGA器件。设计采用模块化利用VHDL语言的方法。设计工作正确如图所示。这个所提出的设计的性能进行评估的基础上吞吐量和面积。我们的设计利用了速度339.087兆赫,这意味着吞吐量4.34用399片Virtex-5 FPGA面积Gbps。关键技术本文提出了一种有效的Rijndael算法的硬件实现高级加密标准(AES)加密算法采用最先进的现场可编程门阵列(FPGA)。在非常高速集成电路设计的设计硬件描述语言(VHDL)。时序仿真进行验证所设计的电路的功能。性能评估也做了吞吐量和区域。在国家的最先进的Xilinx Virtex-5实现设计(xc5vlx50ffg676-3)FPGA实现吞吐量4.34千兆位/秒,总共使用了399片。

文 件 列 表

9.Efficient Hardware Realization of Advanced Encryption virtex5.pdf
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