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CSCC标准下的RS码译码器的FPGA实现

  • 资源大小:12.12 MB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

CSCC标准下的RS(255,223)码的译码器设计,采用verilog语言编程实现,在软件QUARTUS II 9.0环境下仿真通过,并在CYCLONE IV系列开发板调试通过。

文 件 列 表

RS_255_223_90
incremental_db
db
berlekamp.v
berlekamp.v.bak
chien-search.v
data-rom.v
decode.v
encode.v
inverse.v
RS.asm.rpt
RS.done
RS.fit.rpt
RS.fit.smsg
RS.fit.summary
RS.flow.rpt
RS.map.rpt
RS.map.smsg
RS.map.summary
RS.pin
RS.qpf
RS.qsf
RS.qws
RS.sim.rpt
RS.sof
RS.sta.rpt
RS.sta.summary
RS.vwf
rs_decoder.v
rs_decoder.v.bak
rs_decoder255_233.v
rs_decoder255_233.v.bak
SCalculate.v
syndrome.v
syndrome.v.bak
test-bench.v
testdata.mif
testdata.v
testdatatabench.v
VIP VIP
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