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MIPS32五级流水线CPU Verilog代码,注释清晰,供学习

资 源 简 介

应用背景 Verilog 实现 MIPS32 V1整数指令集, 5级流水线CPU 没有文档,按照流水线划分模块,代码注释多,便于理解。FPGA验证通过,可综合。 关键技术五级流水线MIPS处理器verilog源码,实现MIPS32的整数指令,代码风格好,注释清晰,适用于计算机体系结构的理解及实践,了解MIPS体系结构有很大帮助

文 件 列 表

core
coprocessor0.v
data_ram.v
defines.v
div.v
gpr.v
hilo_reg.v
inst_decode.v
inst_decode.v.bak
inst_execute.v
inst_rom.v
llbit_reg.v
mem_access.v
openmips_top.v
pc_reg.v
pipe_ctrl.v
pipe_reg_exmem.v
pipe_reg_idex.v
pipe_reg_ifid.v
pipe_reg_memwb.v
wb_interface.v
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