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3路由器的设计与验证

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  • 上传时间:2021-06-30
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  • 标      签: Verilog vb 路由器 设计 验证

资 源 简 介

应用背景这是一个内部的以太网路由器数字系统的源代码。代码已经编写的Verilog使用行为模型。有3个奴隶,一个主人,这就是为什么它被称为3配置。关键技术主要的RTL已使用Xilinx ISE仿真。FPGA实现了FPGA做sparten家庭。alhou ASIC实现,可以使用任何标准的工具如概要等。

文 件 列 表

Router_RTL
router_fifo.v
router_fsm.v
router_reg.v
router_sync.v
router_top.v
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