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design a module from a trip data flow channeling Lane detected bitstream "1...

  • 资源大小:8.68 kB
  • 上传时间:2021-06-30
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  • 标      签: VHDL others

资 源 简 介

设计一个模块,从一个窜行数据流里检测出码流“11100”,这个模块包括reset,clk,datain及输出端pmatch-design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch

文 件 列 表

hw3
log
compile
0.mgf
1.mgf
3.mgf
bde.set
compile.cfg
elaboration.log
hw3.adf
hw3.LIB
hw3.wsp
projlib.cfg
src
hw3.vhd
src
VIP VIP
0.183175s