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用VerilogHDL编写的,一个占空比为50%的6分频电路

资 源 简 介

用VerilogHDL编写的,一个占空比为50%的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit

文 件 列 表

mod6_divide
db
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mod6_divide.bsf
mod6_divide.done
mod6_divide.fit.rpt
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mod6_divide.fit.summary
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