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DDS,用Verilog语言生成的FPGA

  • 资源大小:24.84 kB
  • 上传时间:2021-06-30
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  • 标      签: SCM others verilog fpga dds 语言 生成

资 源 简 介

DDS,FPGA产生,用verilog语言实现-DDS, FPGA generated using Verilog language

文 件 列 表

dds_quicklogic
CLAADD8S.SCH
CLAADD8S.TRE
CLAADD8S.V
CSAC1.SCH
CSAC1.SYM
CSALOWC1.SCH
CSALOWC1.SYM
DDS.V
DDSPA.TF
DDSPM.TF
LOADFW.V
LOADPW.V
PHASEA.V
PHASEMOD.V
PNGEN.V
ROMTAB.V
SINLUP.V
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