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1路视频光端机的接收端,VHDL源码,使用全FPGA芯片的硬件,内建解帧、时钟、DESERDES...

  • 资源大小:102.47 kB
  • 上传时间:2021-06-30
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  • 标      签: VHDL vhdl

资 源 简 介

1路视频光端机的接收端,VHDL源码,使用全FPGA芯片的硬件,内建解帧、时钟、DESERDES-PDH a video of the receiving end, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES

文 件 列 表

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DE_8B10B.bsf
de_8b10b.vhd
OTHER.vhd
RX.asm.rpt
RX.bdf
RX.done
RX.fit.rpt
RX.fit.summary
RX.flow.rpt
RX.map.rpt
RX.map.summary
RX.pin
RX.pof
RX.qpf
RX.qsf
RX.qws
RX.sim.rpt
RX.tan.rpt
RX.tan.summary
RX.vwf
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