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一个可综合的串并转换接口verilog源代码

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  • 上传时间:2021-06-30
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  • 标      签: VHDL others

资 源 简 介

一个可综合的串并转换接口verilog源代码-a comprehensive series of conversion and interface Verilog source code

文 件 列 表

baud.v
inc.h
uart.v
u_rec.v
u_xmit.v
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