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利用verilog hdl编写的浮点加法器运算单元,单精度。

资 源 简 介

利用verilog hdl编写的浮点加法器运算单元,单精度。-Verilog hdl prepared to use floating-point adder computing unit, single-precision.

文 件 列 表

fpadd
.fpadd.v.swp
constants.v
final.v
fpadd.v
fpalign.v
lzencode.v
mantadd.v
normlize.v
rounder.v
special.v
VIP VIP
0.188894s